Архитектура микропроцессорных устройств: устройство CPU и DRAM

1.

Техническая документация
Архитектура
микропроцессорны
х
устройств
Фундаментальные принципы работы CPU и RAM
Процессор
Память
CPU Architecture
DRAM Structure
Технический уровень
Advanced

2.

Навигация
Содержание
01
Структура процессора
02
Регистры процессора
03
Архитектура ОЗУ
Архитектура CPU: регистры, ALU,
Ключевые регистры: ACC, PC, SP, Flags и их
Матричная структура DRAM: строки,
устройство управления
назначение
колонки, декодеры
04
Ячейка памяти DRAM
05
Чтение из ОЗУ
06
Запись в ОЗУ
Транзистор + конденсатор: принцип
Процесс чтения: адресная шина, временные
Механизм записи: зарядка/разрядка
хранения 1 бита
параметры
конденсатора
07
Адресное пространство
08
Типы адресов
09
Полный цикл CPU ↔ ОЗУ
Плоская модель памяти: 16-бит, 32-бит
Физический, логический, эффективный,
FETCH → DECODE → EXECUTE:
адресация
относительный
интегрированная диаграмма

3.

01 / 09
Структура процессора (CPU)
Три основных компонента, образующих "мозг" компьютера
Регистры
Сверхбыстрая память непосредственно внутри
процессора для хранения промежуточных данных,
операндов и управляющей информации.
ALU
Выполняет все математические и логические
операции. Результат сохраняется в аккумуляторе,
флаги состояния обновляются.
Устройство управления
Координирует работу всех компонентов: декодирует
инструкции, генерирует управляющие сигналы,
синхронизирует операции.

4.

02 / 09
Ключевые регистры процессора
Специализированные хранилища данных внутри CPU
A,B
Входные регистры
Input Registers
Хранят операнды для операций ALU
A = 5, B = 3
PC
Счётчик команд
Program Counter
Указывает адрес следующей инструкции
ACC
Аккумулятор
Accumulator
Хранит результат операции ALU
ACC = 8
SP
Указатель стека
Stack Pointer
Адрес вершины стека для вызовов функций
IR
Регистр инструкций
Instruction Reg
Текущая выполняемая команда
MOV AX, [1000h]
FLAGS
Регистр флагов
Status Register
Признаки результата операции
-5:
PC = PC + 1
PUSH: SP-POP: SP++
Zero=1, Carry=0
Negative=0

5.

03 / 09
Архитектура ОЗУ (DRAM)
Матричная структура динамической памяти
Матричная организация
DRAM организована как двумерная матрица ячеек памяти. Каждая ячейка
находится на пересечении строки (row) и колонки (column).
Декодер строк
Преобразует адрес строки в сигнал выбора конкретной строки матрицы.
При чтении активирует все ячейки выбранной строки.
Буфер и мультиплексор
Буфер строки временно хранит активную строку целиком. Мультиплексор
колонок выбирает конкретные биты для передачи на шину данных.
Ключевая характеристика
1 транзистор + 1 конденсатор на каждый бит данных — это обеспечивает
высокую плотность размещения ячеек на кристалле.

6.

04 / 09
Ячейка памяти DRAM
Структура и принцип работы базовой единицы хранения
Структура ячейки (1 бит)
1T + 1C структура
Каждый бит данных хранится в одном транзисторе (ключ) и одном
конденсаторе (хранение заряда). Это минимальная возможная ячейка памяти.
Динамическая регенерация
Конденсаторы постепенно разряжаются . Требуется регенерация каждые ~64
мс для восстановления заряда и сохранения данных.
Разрушающее чтение
При чтении заряд с конденсатора утекает . После каждого чтения необходима
перезапись данных обратно в ячейку.
~64 мс
1T+1C
Период регенерации
На 1 бит

7.

05 / 09
Процесс чтения из ОЗУ
Последовательность операций при получении данных
Диаграмма процесса чтения
01
Адрес на шину
CPU помещает адрес ячейки (например, 0x1000) на шину адреса. Ширина
шины определяет максимальный объём адресуемой памяти.
02
Декодирование
Декодер ОЗУ преобразует адрес в координаты строки и колонки .
Активируется соответствующая строка матрицы.
03
Передача данных
Данные из выбранной ячейки помещаются на шину данных и передаются в
регистр процессора (AX, R0 и т.д.).
Временные параметры DDR4
~15 нс
~15 нс
~40-50 нс
tRCD
tCAS
Общая

8.

06 / 09
Процесс записи в ОЗУ
Механизм сохранения данных в ячейках памяти
Диаграмма процесса записи
Запись логической 1
1. Word Line активируется (высокое напряжение)
2. Транзистор открывается
3. Bit Line подаёт Vcc (высокое напряжение)
4. Конденсатор заряжается
5. Word Line деактивируется
6. Транзистор закрывается, заряд сохраняется
Запись логического 0
1-2. То же самое (активация WL, открытие транзистора)
3. Bit Line подаёт GND (низкое напряжение)
4. Конденсатор разряжается
5-6. То же самое (деактивация, сохранение состояния)
Byte Enable позволяет записывать только выбранные байты из полного
слова данных

9.

07 / 09
Адресное пространство ОЗУ
Уникальные номера ячеек памяти и их организация
Плоская модель памяти (Flat Memory Model)
Адрес (hex)
Адрес (dec)
Содержимое
Назначение
0x0000_0000
0
0x55
Прерывания
0x0000_0001
1
0xAA
(векторы)
0x0000_0002
2
0x00
—
0x0000_0003
3
0x00
—
...
...
...
...
0x0000_1000
4096
0x48
Переменная
0x0000_1001
4097
0x65
'H' 'e'
0x0000_1002
4098
0x6C
'l' 'l'
0x0000_1003
4099
0x6C
'o' '\0'
...
...
...
...
0x7FFF_FFFF
2147483647
0x??
Конец памяти
Что такое адрес?
Адрес — это уникальный номер ячейки памяти, позволяющий процессору
найти нужные данные. Каждый байт памяти имеет свой уникальный адрес.
16
16-битная адресация
Адресов: 2¹⁶ = 65,536 = 64 KB
Диапазон: 0x0000 – 0xFFFF
0x0000 0x0040 0x0100 -
32
32-битная адресация
Адресов: 2³² = 4,294,967,296 = 4 GB
Диапазон: 0x0000_0000 – 0xFFFF_FFFF
0x0804_8000 0x7FFF_0000 -

10.

07 / 09
Двумерная адресация в DRAM
Преобразование линейного адреса в координаты матрицы
Матрица 64×64 внутри чипа DRAM
Линейный адрес
CPU работает с линейным адресным пространством — последовательными номерами
от 0 до максимума. Например, 0x1234 — это просто число.
Двумерная матрица
Внутри чипа DRAM память организована как двумерная матрица . Для доступа к
ячейке нужно указать строку и колонку .
Преобразование
Строка = Адрес ÷ Размер строки
Колонка = Адрес % Размер строки
×64
Двумерная организация позволяет уменьшить количество линий адресации и
упростить дизайн чипа памяти

11.

08 / 09
Типы адресов и пример на ассемблере
Различные способы адресации памяти в компьютерных системах
Пример на ассемблере (x86)
Типы адресов
Физический адрес
Physical
Чтение из памяти
Реальный адрес в микросхеме RAM
0x1A3F_8000
MOV AX, [0x0200]
Логический (виртуальный)
Virtual
Адрес, который видит программа
1. Вычисляет физ. адрес: 0x1000 × 16 + 0x0200 = 0x10200
0x0040_1000
2. Помещает 0x10200 на шину адреса
3. Активирует сигнал READ
4. Получает данные в регистр AX
Эффективный адрес
Effective
Результат вычисления адреса
Запись в память
Base + Offset
Относительный адрес
Relative
MOV [0x0202], BX
Смещение от базового адреса
1. Вычисляет адрес: 0x10202
2. Помещает адрес на шину адреса
3. Помещает BX на шину данных
4. Активирует сигнал WRITE

12.

09 / 09
Полный цикл: CPU ↔ ОЗУ
Интегрированная диаграмма выполнения инструкций

13.

Фундаментальные знания
Фундамент
компьютерных систем
Понимание архитектуры микропроцессорных устройств — ключ к работе с
любой вычислительной системой: от микроконтроллеров до серверных
кластеров
CPU
DRAM
Шина
Цикл
Регистры, ALU, CU
Матрица, 1T+1C
Address/Data/Control
Fetch-Decode-Execute