Цифровые автоматы и регистры, счетчики

1.

Цифровые автоматы

2. 1. Шифратор

Шифратор (кодер) - устройство, осуществляющее
преобразование десятичных чисел в двоичную систему
счисления.
Принцип работы:
• Пусть
в
шифраторе
имеется
m
входов,
последовательно пронумерованных десятичными
числами (0, 1, 2, 3, ..., m - 1), и n выходов.
• Подача сигнала на один из входов приводит к
появлению на выходах n- разрядного двоичного
числа, соответствующего номеру активного входа.
2

3.

Таблица истинности
УГО:
Выходные переменные
Десятич
ное
число y
0
1
2
3
4
5
6
7
8
9
Двоичный код 8421
x8
X4
x2
x1
0
0
0
0
0
0
0
0
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
0
0
1
0
1
0
1
0
1
0
1
3

4.

Схема
y0 y1 y2 y3 y4 y5 y6 y7 y8 y9
1
x1
1
x2
1
1
x4
x8
4

5. 2. Дешифратор

Дешифратор
(декодер)
–
устройство,
осуществляющее обратное преобразование двоичных
чисел в один управляемый сигнал, снимаемый с
выхода.
Принцип работы
• Входы дешифратора предназначаются для подачи
двоичных чисел, выходы последовательно
нумеруются десятичными числами.
• При подаче на входы двоичного числа появляется
сигнал на определенном выходе, номер которого
соответствует входному числу.
5

6.

УГО
Выходные
переменные
y0 = x1 ∙ x2
y1 = x1 ∙ x2
y2 = x1 ∙ x2
y3 = x1 ∙ x2
Таблица истинности
Входы
x1
x2
0
0
0
1
1
0
1
1
x1
x2
y0
1
0
0
0
Выходы
y1
y2
0
0
1
0
0
1
0
0
y3
0
0
0
1
Схема
1
&
&
1
&
&
y0
y1
y2
y3
6

7.

Дешифратор с 16
выходами для
дешифрирования всех
возможных
комбинаций
четырехразрядного
двоичного кода 8421
можно построить из
двух дешифраторов с
10 выходами
7

8. Реализация произвольной функции алгебры логики на дешифраторах

Функция:
1 1 0
1 0 1
Логические переменные подаются
на адресные входы
дешифратора:
X0 на вход А0,
X1 на вход А0,
X2 на вход A2.
Тогда первый минтерм (110)
активизирует выход дешифратора
№5,
второй минтерм (101) - выход №3,
третий (0101) – выход №2,
четвертый (100) – выход №4,
пятый (000) – выход №0
0 1 0
1 0 0
0 0 0
8

9.

9

10.

Если число минтермов реализуемой функции больше
половины числа наборов логических переменных, то
целесообразно реализовать исходную функцию через
ее инверсию:
10

11. Реализовать на двухвходовых дешифраторах D2_4E функцию F от двух переменных:

11

12. Реализовать на двухвходовых дешифраторах D2_4E функцию F от двух переменных:

12

13. Реализовать на трехвдоховых дешифраторах функцию y:

13

14.

Цифровые автоматы

15. Логические уровни элементов И-НЕ и ИЛИ-НЕ

Общие сведения
Логические уровни элементов
И-НЕ и ИЛИ-НЕ
Таблица истинности для И-НЕ и ИЛИ-НЕ
15

16.

Активный логический уровень – логический уровень,
наличие которого на одном из входов элемента
однозначно определяет логический уровень на его
выходе независимо от уровней на других входах.
Триггер – устройство, предназначенное для хранения
значения одной логической переменной (или
значения одноразрядного двоичного числа)
Q – прямой выход
Т
Q – инверсный выход
Состояние триггера
определяется
логическими уровнями
на выходах Q и Q
Для описания работы триггера используют таблицу состояний
16
(переходов)

17. Типы входов триггеров

• R (англ. Reset) – раздельный вход установки в
состояние 0
• S (англ. Set) – раздельный вход установки в
состояние 1
• К – вход установки универсального триггера в
состояние 0
• J – вход установки универсального триггера в
состояние 1
• T – счетный вход
• D (англ. Delay) – информационный вход установки
триггера в состояние, соответствующее логическому
уровню на этом входе
• С – управляющий (синхронизирующий) вход
17

18. По характеру реакции на входе триггеры делятся на два типа

Синхронные
характеризуется тем, что
входные сигналы
действуют на состояние
триггера только при
подаче
синхронизирующего
сигнала на управляющий
вход С
Асинхронные
характеризуется тем, что
входные сигналы
действуют на состояние
триггера
непосредственно с
момента их подачи на
входы
18

19. Асинхронный RS-триггер

Логическая
структура
УГО
Таблица состояний
S
0
0
R
0
1
Q
Q0
0
1
1
0
1
1
*
Переключение триггера из одного устойчивого состояния
в другое происходит при подаче активного сигнала на
вход.
Закон функционирования RS-триггера
Триггер устанавливается в состояние «1», если S = 1.
Если R = 0, остается в состоянии, когда на выходе Q0 = 119

20. Асинхронный RS-триггер с инверсными входами

Логическая структура
Активный
уровень 0
УГО
Для того, чтобы были активными
входные сигналы S и R, на входы
подаются инверсии S и R.
Тогда при S = 1 (или R = 1)
полученная S = 0 (или R = 0) и на
входе триггера будет действовать
уровень лог.0
20

21. Синхронные триггеры

Отличие от асинхронного триггера:
синхронизирующий (тактирующий) вход С
Назначение синхронизирующего входа:
разрешение приема сигналов с информационных
входов в заданные временные интервалы
21

22.

Синхронные триггеры
Со статическим
управлением
С динамическим
управлением
Реагируют на
изменение сигналов
на информационных
входах, происходящие
во время действия
сигнала на
синхронизирующем
входе
Прием сигналов с
информационных
входов происходит в
течение малой
длительности
фронта сигнала на
синхронизирующем
входе
22
22

23. Синхронные триггеры со статическим управлением

• RS-триггер
Закон функционирования
Смена логических
уровней допускается
тогда, когда С = 0 и
триггер не реагирует на
смену логических уровней
S и R.
Логические структуры
S R C Q
0 0 0 Q0
0 0 1 Q0
0 1 1 0
1 0 1 1
1 1 1 *
Пояснения
Режим хранения
информации
Режим хранения
информации
Режим записи нуля R=1
Режим установки
единицы S=1
Неопределенность
23
(запрещенный режим)

24. Синхронные триггеры со статическим управлением

• D-триггер
Логические структуры
Закон функционирования
Таблица состояний
С=1
При C = 1 триггер устанавливается в
состояние, которое определяется лог.
уровнем на входе D.
При С = 0 – сохраняет ранее
установленное состояние
D
0
Q
0
1
1
24

25. Двухступенчатые синхронные триггеры

• Особенность: две триггерные структуры
(ведущий и ведомый триггеры)
Управление процессами в триггере осуществляется
двумя фронтами сигнала на синхронизирующем входе:
- на положительном фронте – установка ведущего
триггера;
- на отрицательном фронте – ведомого триггера.
25

26. Двухступенчатые синхронные триггеры

• JK-триггер
Таблица состояний
Закон функционирования
Состояние Q, в которое
устанавливается триггер,
определяется не только
логическим уровнем на
информационных входах J и K,
но и состоянием Q0, в котором
ранее находился триггер.
26

27.

Логические структуры D-триггера
Включение JK-триггера, при
котором он выполняет
функции D-триггера
27

28. Двухступенчатые синхронные триггеры

• T-триггер
Логическая структура
Режимы Т-триггера
Таблица
состояний
T
Q
0
Q0
1
Q0
• При «+» фронте импульса, поступающего
на вход Т, ведущий триггер 1
устанавливается в состояние,
противоположное состоянию ведомого
триггера 2
• При «-» фронте импульса происходит
передача сигнала, соответствующего
28
состоянию триггера 1, в триггер 2

29. Триггеры с динамическим управлением

Триггеры с динамическим управлением
С прямым динамическим
входом
Переключение триггера при
положительном фронте
сигнала
С инверсным динамическим
входом
Переключение триггера при
отрицательном фронте сигнала
29

30. Триггеры с динамическим управлением D-триггер JK-триггер

30

31.

Цифровые автоматы

32. Мультиплексор

Мультиплексор - это устройство, которое обеспечивает
подключение к выходу одного из информационных входов,
выбор которого производится кодом, поступающим на
управляющий вход
УГО
Информационные
входы
Адресные входы
Стробирующий сигнал
32

33. Принцип работы мультиплексора

• При отсутствии стробирующего сигнала (C = 0)
связь между информационными входами и
выходом отсутствует
• При подаче стробирующего сигнала (C = l)
мультиплексор выбирает один из входов, адрес
которого задается двоичным кодом на адресных
входах, и подключает его к выходу.
nинф = 2nадр
число информационных входов
число адресных
входов
33

34. Таблица истинности

Адресные
входы
Стробирующий
сигнал
Выход
A1
A0
С
Q
х
х
0
0
0
0
1
D0
0
1
1
D1
1
0
1
D2
1
1
1
D3
Функция на выходе:
34

35. Принципиальная схема мультиплексора

35

36. Мультиплексорное дерево

• Максимальное число
входов мультиплексоров
-8
Мультиплексорное дерево
- мультиплексорное
устройство с большим
числом входов.
Мультиплексоры 1
уровня
Мультиплексор 2
уровня
36

37. Схема мультиплексора на базе дешифратора

37

38. Демультиплексор

Демультиплексор - это устройство, которое обеспечивает
подключение информационного входа к одному из выходов,
выбор которого осуществляется кодом на управляющих
входах.
Информационный вход
Адресные
входы
Адресные
входы
Выходы
А1
А2 Y1 Y2 Y3 Y4
0
0
D
0
0
0
0
1
0
D
0
0
1
0
0
0
D
0
1
1
0
0
0
D
38

39. Принцип работы

• В соответствии с информацией, заданной
на адресных входах, выбирается выход, к
которому подключается информация со
входа D
• Если D = 1, то демультиплексор
превращается в дешифратор
39

40. Схемы демультиплексора

Структурная схема
Схема на базе
дешифратора
40

41. Структура демультиплексора

x1 = 1
x2 = 0
x3 = 0
x4 = 0
41

42. Демультиплексорное дерево

Демультиплексоры 2
уровня
Демультиплексор 1
уровня
42

43. Реализация произвольной функции алгебры логики на мультиплексорах

• На мультиплексорах, не имеющих вход
стробирования С, можно реализовать любую
логическую функцию К+1 входной переменной
• На
мультиплексорах,
имеющих
вход
стробирования - логическую функцию К+2
переменных, заменяя при этом несколько
корпусов логических элементов малой степени
интеграции.
• К – число адресных входов мультиплексора.
43

44.

Указать восьмиразрядное слово Х(X7-X0), которое надо
подать на входы мультиплексора MUX 8-1 для
реализации логической функции F(A,B,C) при заданном
порядке подачи переменных A,B,C на адресные входы
S2,S1,S0
A
B
C
F (A,B,C)
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
1
1
0
0
0
1
0
1
1
1
1
0
1
1
1
1
0
44

45.

Указать восьмиразрядное слово Х(X7-X0), которое надо
подать на входы мультиплексора MUX 8-1 для
реализации логической функции F(A,B,C) при заданном
порядке подачи переменных A,B,C на адресные входы
S2,S1,S0
45

46. Реализация произвольной ФАЛ, представленной таблицей истинности, на мультиплексорах

К – определяет номера информационных входов;
У – логическая функция
Дi – логические величины, поступающие на i вход
46

47.

Пусть требуется на мультиплексоре 8:1 реализовать функцию
четырех переменных, представленную в СНДФ:
47

48.

Цифровые автоматы

49. Преобразователи кодов

• Преобразователи кодов – логические
устройства, с помощью которых код одного
вида преобразуется в код, построенный по
другому закону.
• Например: двоичный – в двоичнодесятичный
49

50. Построение преобразователей кодов

Законы функционирования задаются с помощью
соответствующей таблицы
Пример преобразования кода
Входы
Логические уравнения
Выходы
Х1
0
Х2
0
Y1
1
Y2
0
Y3
0
0
1
0
0
1
1
0
0
1
1
1
1
0
0
0
50

51. Построение преобразователей кодов

«Декодер-кодер»:
1. Входные сигналы подаются на дешифратор
2. Сигналы с выхода дешифратора подаются на
входы шифратора, число выходов которого
равно числу выходов для кода, в который
производится преобразование
51

52. «Декодер-кодер»

Таблица соответствия кодов
52

53.

Программируемые логические матрицы
(ПЛМ)
Перемычка
53

54. Микросхемы программируемой матричной логики (ПМЛ)

Отличие от ПЛМ:
каждый элемент ИЛИ постоянно подключен к
определенной группе элементов И и не может
произвольно подключаться к выходам любых
элементов И.
Достоинство:
сокращение площади программируемой части
кристалла;
Снижение стоимости;
Повышение надежности;
Увеличение быстродействия.
54

55.

Цифровые автоматы

56. Цифровые компараторы

Компаратор
–
логическое
устройство,
предназначенное для сравнения двух сигналов.
Компаратор показывает:
• равны или не равны два сигнала
• если не равны, то какой из этих сигналов
больше
56

57. Принцип работы

Связь между сигналами на выходах и входах
компаратора при сравнении двух
одноразрядных чисел a и b
Входы
Выходы
a
b
Fa>b Fa=b Fa<b
1
1
0
1
0
1
0
1
0
0
0
1
0
0
1
0
0
0
1
0
57

58. Схема цифрового одноразрядного компаратора

59. Схема одноразрядного компаратора

Функция Fa=b - «Равнозначность»
Проверка равенства разрядов
Логический элемент
«Равнозначность»
Логический элемент
«Неравнозначность»

60. Поразрядное сравнение

На логических элементах
«Равнозначность»
На логических элементах
«Неравнозначность»

61. Соединение цифровых компараторов для наращивания их разрядности

62. Аналоговый компаратор

Схема
Графики

63. Примеры интегральных микросхем компараторов

• LM311 (российский аналог — КР554СА3),
• LM339 (российский аналог — К1401СА1)
Схема
терморегулятора

64.

Регистры

65. Регистры

Основная функция – хранение одного многоразрядного
числа.
Регистр для хранения n-разрядного двоичного числа
должен содержать n-триггеров.
Дополнительные функции:
1. Сдвиг хранимого в регистре числа на определенное
число разрядов влево или вправо
2. Преобразование числа из последовательной формы
в параллельную.
3. Преобразование из параллельной формы в
последовательную
65

66. Типы регистров

параллельный
Ввод числа осуществляется
одновременно всеми
разрядами, то есть в
параллельной форме
последовательный
Ввод числа осуществляется
путем последовательной во
времени подачей цифр
отдельных разрядов, то есть
в последовательной форме
66

67. Параллельный регистр

Триггеры устанавливаются в состояния, определяемые
поступающими на их входы цифрами разрядов числа
Регистр на RS-триггерах
• Если цифра i-того разряда
аi = 1, то на вход S
соответствующего триггера
поступает 1 и при подаче
уровня лог.1 на вход С триггер
устанавливается в состояние 1.
• Если аi=0, то 1 поступает на
вход R и этот триггер
устанавливается в состояние 0
67

68. Сдвиговый регистр

Временные диаграммы
C
t
Q4 1
0
0
0
0
0
t
Q3 0
1
0
0
0
0
t
Q2 1
0
1
0
0
0
Q1 1
1
0
1
0
0
t
t
68

69.

Принцип работы:
• Выход Q триггера каждого разряда подключен ко
входу D триггера соседнего более младшего
разряда.
• В момент «+» фронта синхронизирующего сигнала
каждый из триггеров устанавливается в состояние,
соответствующее действовавшему на входе D
сигналу, и число в регистре оказывается сдвинутым
на один разряд
• В старший разряд заносится значение, подаваемое
извне на вход D триггера этого разряда
69

70. Последовательный регистр

Это сдвиговый регистр, в который многоразрядное
число вводится последовательно цифра за цифрой
(начиная с цифры младшего разряда) через один из его
крайних разрядов (обычно через старший).
Временные диаграммы
70

71.

Счетчики

72.

Счетчики
Счетчик
–
это
цифровое
устройство,
определяющее, сколько раз на его входе появился
некоторый определенный логический уровень.
Числа в счетчике представляются некоторыми
комбинациями состояний триггеров
Принцип работы:
При поступлении на вход очередного уровня лог.1
в счетчике устанавливается новая комбинация
состояний триггеров, соответствующая числу, на
единицу большему предыдущего числа.
72

73.

Максимальное значение числа, до которого
может вестись счет
n - разрядность счётчика
Схема счетчика
73

74.

Таблица истинности двоичного счетчика
74

75.

Двухразрядный десятичный счетчик
Максимальное значение числа, до которого может
вестись счет
n - разрядность счётчика
Схема счетчика
75

76.

Таблица истинности двухразрядного
десятичного счетчика
76

77.

Счетчики
Суммирующие
В процессе счета каждое
очередное число в счетчике на
единицу превышает
предыдущее
Вычитающие
В процессе счета числа
убывают
Реверсивные
Счетчики, которые допускают в процессе работы
автоматическое переключение из режима
суммирующего счетчика в режим вычитающего
счетчика и наоборот
77

78.

Суммирующий двоичный счетчик
Поступление на вход лог.1 вызывает увеличение на
единицу хранимого в счетчике числа.
Особенности
1) Если цифра некоторого разряда остается неизменной,
либо изменяется с 0 на 1, то при этом цифры более
старших разрядов не изменятся
2) Если цифра некоторого разряда изменяется с 1 на 0, то
происходит инвертирование следующего за ним более
старшего разряда
78

79.

Временные диаграммы
Принцип работы:
• Если на счетном входе С триггера действует импульс, то его положительным
фронтом переключается ведущая часть триггера, на отрицательном –
ведомая.
• При каждом изменении сигнала на счетном входе с лог. 1 на лог. 0
изменяется на противоположное состояние выхода триггера. Таким образом,
на отрицательном фронте сигнала на выходе триггера происходит
79
переключение следующего за ним триггера более старшего разряда.

80. Вычитающий счетчик

• Поступление на вход лог.1 вызывает уменьшение
хранившегося в счетчике числа на единицу
• Если в младшем разряде содержится «0», то он
сопровождается возникновением переносов до тех пор,
пока не обнаружит «1».
Правило вычитания
80

81.

Вычитающий счетчик
Таблица функционирования
ai
pi
ci
pi+1
0
0
0
0
0
1
1
0
1
1
1
0
1
1
0
0
81

82. Реверсивный счетчик

Две цепи переносов:
1 – соответствует схеме суммирующего счетчика
2 – соответствует схеме вычитающего счетчика
82

83. Десятичный счетчик

• Десятичные
счетчики применяются, когда число
поступающих импульсов нужно представить в десятичной
системе счисления
83

84. Основные параметры счетчиков

•Модуль счета, или коэффициент пересчета N
•Быстродействие счетчика;
•fсч – частота счетных импульсов;
•tу сч – время установки счетчика.
84

85. Пример: Асинхронный суммирующий двоичный трехразрядный счетчик

Временные диаграммы
Для построения
вычитающего
счетчика нужно
соединить
последовательно
не прямые, а
инверсные
выходы триггеров.
85

86. Таблица переходов суммирующего двоичного трехразрядного счетчика

86

87.

Пример: Десятичный счетчик импульсов
Таблица переходов
87

88.

Делители частоты импульсной последовательности
Делитель частоты – устройство, которое при
подаче
на
его
вход
периодической
последовательности импульсов формирует на
выходе такую же последовательность, но
имеющую частоту повторения импульсов, в
некоторое число раз меньшую, чем частота
импульсов входной последовательности.
Отличие от счетчиков:
• в делителе частоты последовательность
состояний может быть выбрана произвольной,
важно лишь обеспечить заданный период цикла N
88

89. Делитель частоты с коэффициентом деления N = 2

Схема
Временная диаграмма
89

90. Делитель частоты с коэффициентом деления N = 2n

На выходе каждого делителя частота следования
импульсов вдвое ниже, чем на входе
Схема (N=5)
90

91. Делитель частоты с коэффициентом деления N = 5

Делитель частоты с коэффициентом деления
N=5
Временная диаграмма
На выходах триггеров всегда образуется
последовательность импульсов с частотой в 5 раз
большее низкой, чем частота на входе делителя. 91

92. Делитель частоты с коэффициентом деления N = 5

Делитель частоты с коэффициентом деления
N=5
Таблица состояний
92

93. Делитель частоты с коэффициентом деления N = 3

93

94. Каскадные делители частоты

В тех случаях, когда коэффициент деления N
не является простым числом и может быть
представлен произведением вида :
N = Nl . N2 . N3 . ... . Nk,
схема делителя строится в виде каскадного
соединения делителей, имеющих
коэффициенты деления N1, N2, N3, ... , Nk
94

95. Делитель частоты с коэффициентом деления N=6

95

96. Делитель частоты с коэффициентом деления N=9

96

97. Делитель частоты с коэффициентом деления N=10

97

98. Задания для самостоятельного решения

1. Построить счетчик со значением периода:
a) N=7
b) N=9
c) N=21
2. Построить делитель частоты с
коэффициентом деления
a) N=14
b) N=15
c) N=18
98

99.

Сумматоры

100. Сумматоры

Сумматор - это логический операционный узел,
выполняющий арифметическое сложение кодов двух
чисел.
Классификация
2. По количеству
1. По системе
одновременно
кодирования: обрабатываемых
-Двоичные
разрядов
-Двоичноскладываемых
десятичные
чисел:
-Десятичные -Одноразрядные
-Многоразрядные
3. По числу входов и
выходов:
-Четвертьсумматоры
-Полусумматоры
-Полные
одноразрядные
двоичные
100
сумматоры

101. Параметры сумматоров

Классификация
4. По способу выполнения
операций:
-Последовательные
-Параллельные
-Параллельнопоследовательные
5. По способу
организации
суммирования:
-Комбинационные
-Накапливающие
Параметры сумматоров
• Разрядность
• Статические параметры (UВХ, IВХ)
• Динамические параметры
101

102. Четвертьсумматор

Названия схемы:
• Элемент «сумма по модулю 2»
• Элемент «исключающее ИЛИ»
Таблица истинности
УГО
Входы
Эквивалентный элемент
a
0
b
0
Выход
S
0
0
1
1
1
0
1
1
1
0
Уравнение
102

103. Четвертьсумматор

1) Базис И-НЕ
103

104. Четвертьсумматор

2) Базис ИЛИ-НЕ
104

105. Четвертьсумматор

3) С использованием только одного инвертора
105

106. Полусумматор

УГО
Цифры
разрядов
слагаемых
Сумма
Перенос
Принцип действия:
Определяется цифра суммы путем сложения
по модулю 2 цифр слагаемых и поступающего в
данный разряд переноса и формируется
перенос, передаваемый в следующий разряд.
106

107. Полусумматор

Таблица истинности
Входы
a
0
0
1
1
b
0
1
0
1
Уравнения
Выходы
P
0
0
0
1
S
0
1
1
0
Схема
107

108.

Полный одноразрядный двоичный сумматор
Используется для сложения более двух двоичных
цифр.
УГО
Сумма
Слагаемые
Перенос из
предыдущего
(младшего)
разряда
Перенос в
старший
разряд
108

109.

Полный одноразрядный двоичный сумматор
Таблица истинности
Входы
a
0
0
0
0
1
1
1
1
b
0
0
1
1
0
0
1
1
Уравнения
Выходы
p
0
1
0
1
0
1
0
1
P
0
0
0
1
0
1
1
1
S
0
1
1
0
1
0
0
1
Уравнение для переноса
может быть
минимизировано:
109

110.

Полный одноразрядный двоичный сумматор
Схема полного двоичного сумматора, реализованная
на двух полусумматорах
110

111.

Полный одноразрядный двоичный сумматор
Пример сложения двух двоичных чисел:
1011 и 1110
111

112. Схемы полного сумматора

На многовходовых
элементах
На двухвходовых элементах
112

113. Многоразрядные двоичные сумматоры

По способу ввода кодов слагаемых
Последовательного действия
Параллельного
действия
113

114. Сумматор последовательного действия

114

115. Сумматор последовательного действия

Принцип работы:
1 тактовый импульс:
• на входы сумматора поступают из регистров 1 и 2
цифры 1 разряда слагаемых a1 и b1,
• из D-триггера на вход подается лог.0.
• формируется первый разряд суммы S1, выдаваемый
на вход регистра 3, и перенос p2, принимаемый в Dтриггер.
2 тактовый импульс:
• в регистрах происходит сдвиг на один разряд
вправо
• на входы сумматора подаются цифры 2 разряда
слагаемых a2, b2 и перенос p2,
• полученная цифра второго разряда суммы
вдвигается в регистр 3,
• перенос p3 принимается в триггер и так далее.
115

116. Сумматор параллельного действия

Принцип работы:
• При подаче слагаемых цифры
их разрядов поступают на
соответствующие
одноразрядные сумматоры.
• Каждый из одноразрядных
сумматоров формирует на своих
выходах цифру соответствующего
разряда суммы и перенос,
передаваемый
на
вход
одноразрядного
сумматора
следующего (более старшего)
разряда.
116

117. Повышение быстродействия параллельных сумматоров

• При построении схем одноразрядных сумматоров
стремятся к уменьшению числа элементов в цепи
между входом, на который поступает импульс переноса
pi, и выходом, на котором формируется передаваемый в
следующий разряд импульс переноса pi+1.
• В цепях от pi к pi+1 применяют элементы с повышенным
быстродействием
• Схемы сумматоров следует строить таким образом,
чтобы сигналы с выхода каждого логического элемента
в цепи от pi к pi+1 поступали на возможно меньшее
число других логических элементов
• Применяют устройства формирования переносов в
параллельной форме
117

118. Устройства формирования переносов в параллельной форме

Блок ускоренного
переноса:
– производится
формирование переносов
в параллельной форме, т.е.
одновременно для всех
разрядов.
– Переносы из этого блока
поступают во все разряды
сумматора одновременно.
118

119. Десятичные сумматоры. Сумматор для кода 8421

Четырехразрядн
Схема
ых двоичный
сумматор
коррекции
суммы
Схема формирования
переноса
119