ТМПСвИК

1. Технологии микропроцессорных систем в инфокоммуникациях

2. sss@mtuci.ru

3. Статистика курса

• Время – 2 семестр
• Виды занятий
Лекции – 3 пары
Лабораторные занятия – 3 пары
Практические занятия – 6 пар
Самостоятельная работа – 93 часа
Зачет, экзамен, курсовой проект
• Главная цель – привитие начальных навыков
самостоятельной разработки узлов
телекоммуникационного оборудования и
демонстрация того, что это таки может работать

4.

ЦЕЛЬ образования
• Высшее образование – НЕ коммерческая
категория
• Высшее образование – категория
геополитическая
• Цель – разработка новых технологий как основы
суверенитета
• Окупаемость – на дальних перспективах и при
больших бедах

5.

История проблемы

6.

Современное состояние

7.

Краевое решение

8.

контингент

9.

Этапы разработки
(в теории)
Этап
Результат
Поисковая работа
ЭТП, ТЗ на НИР
НИР
Макет, ТЗ на ОКР
ОКР
КД, технология
производства
Изделие
Производство

10.

Этапы разработки
(иногда на практике)
Этап
Результат
Шумиха
Неразбериха
Привлечение внимания
инвесторов
Поиск специалистов
Показуха
Согласование сроков
Отыскание виноватых
!!!!!
Наказание невиновных
Награждение непричастных
!!!!!!!!!!!!!!!!!!
Закрытие темы

11.

12.

13.

14.

15.

16.

17.

18.

19. Аналого - цифровое преобразование сигнала

20. Спектры

21. Двоичное представление чисел без знака

22.

23. Признак АС

24. Знаковое представление

25. Изменение знака числа (дополнительный код)

26. Признак AV

27.

28. Представление чисел в процессоре

Беззнаковые
числа (u)
Целочисленное
представление
Дробное
представление
0 … 65535
0 … 2 – 2 -15
Знаковые числа
-32768 … +32767
(s)
-1 … +1 – 2 -15

29. Информационно – вычислительная система

30. Запоминающие устройства

31. PIC контроллеры

32. МК51/52

33. AVR

34. ARM

35. ADSP-2181 Ez-kit lite

36. Элвис

37. Архитектура

38. Операционное устройство

39. Цифровая техника

0 → U ≤ 0.4 B
1 → U ≥ 2.4 B
хх по входу = 1

40. Запоминающие устройства

41. D-триггер

42. Регистр

43. ЗУ

44. Концепция загружаемой платформы

45. Архитектура ADSP-2181

46.

47. Система команд АЛУ (начало)

48. Система команд АЛУ (продолжение)

49. Система команд АЛУ (окончание)

50.

51.

52.

53.

54. Система команд умножителя

55. Умножение целых знаковых чисел

56. Умножение дробных знаковых чисел

57.

58. Система команд сдвигателя

59. Генераторы адреса данных

60.

Кольцевая косвенная поставтомодифицирующая
адресация операндов
конструкции dm(i4,m7), pm(i4,m7)

61. Команды переходов

if
условие
JUMP
(I4)
(I5)
CALL
(I6)
(I7)
Адрес или символическое
имя метки
if условие RTS ;
if условие RTI ;

62. Организация циклов

DO метка UNTIL условие выхода из цикла ;
ТЕЛО ЦИКЛА
метка:
последняя команда тела цикла
CNTR = количество проходов тела цикла ;
DO метка UNTIL СЕ ;
ТЕЛО ЦИКЛА
метка:
последняя команда тела цикла

63. Многофункциональные операции

64. Прочие команды

if
условие
SET
FLAG_OUT
RESET
FL0
TOGGLE
FL1
FL2
ENA
BIT_REV
DIS
TIMER
INTS
SEC_REG
;
;

65.

Распределение памяти программ

66.

Распределение памяти данных

67. Прерывания

Вид
Адрес
прерывания
1
RESET
0x0000
Наивысший приоритет
2
Power Down
0x002C
Немаскируемое
3
IRQ2
0x0004
По низкому логическому уровню
или по переходу из 1 в 0
4
IRQL1
0x0008
По низкому логическому уровню
5
IRQL0
0x000C
По низкому логическому уровню
6
SPORT0 ПД
0x0010
Передатчик пуст
7
SPORT0 ПМ
0x0014
Приемник полон
8
IRQE
0x0018
По переходу из 1 в 0
9
BDMA
0x001C
Окончание обмена
10
SPORT1 ПД
0x0020
Или IRQ1
11
SPORT1 ПМ
0x0024
Или IRQ0
12
Таймер
0x0028
Наинизший приоритет

68.

69.

70. Внешние прерывания

71.

72. Таймер

Тпр = (TPERIOD + 1) * (TSCALE + 1)
t = (TCOUNT + 1) * (TSCALE + 1)

73. Прерывание PowerDown

74. Концепция загружаемой платформы

75. Прерывание BDMA

76. Последовательные порты

77.

78. DS2153Q

79. Схема включения

80. Временные диаграммы

81.

82. Автобуферирование сигнала в потоке Е1

83.

Управление

84. Многоканальная функция

85. Обработка сигнала в потоке Е1

86.

87. Флаговый порт

88. EZ Kit Lite

89. Симулятор

90. CoolEdit96

91. Осциллограф