Счетчики и делители частоты. Регистры. Арифметические устройства

1. ЭВМ и Периферийные устройства

ЭВМ И ПЕРИФЕРИЙНЫЕ
УСТРОЙСТВА
Курс лекций.
Шеметова Анастасия Дмитриевна,
доцент кафедры прикладной
математики

2.

ЛЕКЦИЯ 3
Элементы цифровых устройств:
Счетчики. Регистры. Арифметические устройства.

3. СЧЕТЧИКИ И ДЕЛИТЕЛИ ЧАСТОТЫ

3
СЧЕТЧИКИ И ДЕЛИТЕЛИ ЧАСТОТЫ
Каждое цифровое измерительное устройств содержит
несколько счетчиков. Назначение счетчика
- подсчет числа
некоторых событий или временных интервалов, либо упорядочение
событий в хронологической последовательности. Кроме того, счетчики
можно использовать для адресации, в качестве делителей частоты и
элементов памяти.
Счетчик выполняют на триггерах. Он фиксирует число
импульсов, поступивших на его вход. В интервалах между ними
счетчик хранит информацию об их числе. Совокупность единиц и
нулей на выходах п триггеров (выходах счетчика) представляет собой
n-разрядное двоичное число, однозначно определяющее количество
прошедших на входе импульсов. Поэтому триггеры счетчика
называют его разрядами.
Триггеры счетчика соединяются между собой таким образом,
чтобы каждому числу поступивших импульсов соответствовали
единичные состояния определенных триггеров.

4. СЧЕТЧИКИ И ДЕЛИТЕЛИ ЧАСТОТЫ

4
СЧЕТЧИКИ И ДЕЛИТЕЛИ ЧАСТОТЫ
Каждый разряд счетчика может находиться в двух
состояниях. Используя 4 двоичных разряда, мы можем считать от
0000 до 1111 (от 0 до 15 в десятичной системе). В столбце единиц
цифры изменяются наиболее часто. Число различных состояний,
через которые проходит счетчик в процессе одного полного цикла
счета, называют его емкостью, модулем счета или
коэффициентом пересчета. Если нам нужен счетчик, который
считает от 0000 до 1111, у него должно быть 16 различных
выходных состояний. Такой счетчик называется счетчиком по
модулю 16.
Одним из основных параметров счетчика является его
быстродействие. Оно оценивается минимальным интервалом
между двумя соседними импульсами, с поступлением каждого из
которых счетчик способен изменить свое содержимое.

5. СЧЕТЧИКИ И ДЕЛИТЕЛИ ЧАСТОТЫ

5
СЧЕТЧИКИ И ДЕЛИТЕЛИ ЧАСТОТЫ

6. СЧЕТЧИКИ И ДЕЛИТЕЛИ ЧАСТОТЫ

6
СЧЕТЧИКИ И ДЕЛИТЕЛИ ЧАСТОТЫ
Суммирующий счетчик увеличивает свое содержимое на
единицу с поступлением каждого входного (счетного) импульса.
Вычитающий
счетчик
аналогично
уменьшает
свое
содержимое на единицу.
Комбинацией суммирующего и вычитающего счетчиков
является реверсивный счетчик. У него может быть два входа, на
один из которых поступают импульсы, увеличивающие его
содержимое (суммирующие импульсы), а на другой — вычитающие.
Реверсивный счетчик может иметь один вход для суммирующих и
вычитающих импульсов, а переключение с одного режима на другой
осуществляется в нем сигналом на специальном входе.
Счетчик, у которого при поступлении входного импульса
переключающий перепад передается от предыдущего триггера к
последующему, называют счетчиком с последовательным
переносом, а когда переключающий перепад на все разряды
поступает одновременно (или почти одновременно) — счетчиком с
параллельным переносом.

7. Счетчики с последовательным (сквозным) переносом

7
Счетчики с последовательным
(сквозным) переносом
Счетчики могут выполняться только на счетных
триггерах. О состоянии разряда счетчика судят по
потенциалу на прямом выходе триггера. Отличие
счетного триггера от остальных состоит в том, что он
переключается с поступлением каждого импульса на
тактовый вход, называемый в таком триггере счетным.
Первый разряд счетчика переключается каждым
входным импульсом. Каждый последующий разряд
счетчика получает переключающий перепад (1/0 или
0/1) от предыдущего разряда — переключающий
перепад распространяется вдоль цепочки триггеров
счетчика последовательно.

8. Функциональная схема счетчика по модулю 16, составленного из четырех JK-триггеров

8
Функциональная схема счетчика по модулю
16, составленного из четырех JK-триггеров
Каждый JK-триггер работает в режиме переключения (J = К = 1).
Пусть в начальный момент счетчик очищен(0000). При поступлении
тактового импульса 1 на синхронизирующий вход (C L K ) триггера Т1
этот триггер переключается (при прохождении среза импульса) и на
индикаторе появляется двоичное число 0001. Тактовый импульс 2
возвращает триггер Т1 в исходное состояние 0 (Q = 0), что в свою
очередь приводит к переключению триггера Т2 в состояние 1 ((2 = 1). На
индикаторе появляется число 0010. Счет продолжается: срез сигнала на
выходе каждого триггера запускает следующий триггер

9. Счетчики с последовательным (сквозным) переносом

9
Счетчики с последовательным
(сквозным) переносом
Вертикальные линии показывают, что тактовые импульсы
запускают только триггер Т1, триггер Т1 запускает триггер Т2,
триггер Т2 запускает триггер ТЗ и т.д. Поскольку каждый триггер
воздействует только на один (следующий за ним) триггер, то для
переключения всех триггеров необходимо некоторое время.
изменение
состояний
последовательно
(«насквозь»)
распространяется по цепочке триггеров.

10.

10
Счетчики с последовательным (сквозным) переносом по
модулю 10
Счетчик по модулю 10 считает от 0000 до 1001 (от 0 до 9 в
десятичной системе). Мы видим, что для этого нужны 4 двоичных
разряда: разряд единиц, разряд двоек, разряд четверок и разряд
восьмерок. Такой счетчик можно реализовать на 4 триггерах,
однако, дополнительно ввести логический элемент И-НЕ для
установки всех триггеров в нулевое состояние (очистки счетчика) с
приходом десятого импульса (т.е. с приходом первого импульса
после того, как счетчик сосчитал до 9 в десятичной системе).

11. Счетчики с последовательным (сквозным) переносом

11
Счетчики с последовательным
(сквозным) переносом
На счетный С-вход поступают импульсы. Лог. 1 на входе R
сбрасывает все разряды счетчика в нуль. По входам
предварительной установки D0 — D3 в счетчик может быть записано
число, его занесение должно сопровождаться лог. 1 на входе
разрешения V. Число, занесенное в счетчик, фиксируется на его
выходах двоичным кодом с «весами» разрядов 1—2—4—8. На
выходе Р+ появляется лог. 1 с поступлением на вход 16-го импульса,
т. е. вслед за тем, как предыдущими 15-ю импульсами все разряды
счетчика были установлены в 1.

12. Недостатки последовательных счетчиков

12
Недостатки последовательных счетчиков
1. Низкое
быстродействие:
к
k-му
разряду
переключающий перепад проходит через (к — 1)
предыдущих разрядов, поэтому интервал между
соседними входными импульсами должен превышать
tn (n — 1), где t— время переключения триггера; n —
число разрядов счетчика.
2. В ходе переключения младшие разряды счетчика
принимают уже новые состояния, в то время как
старшие еще находятся в прежнем, т. е. при смене
одного числа другим счетчик проходит ряд
промежуточных состояний, каждое из которых может
быть принято фиксирующим устройством за
окончательное.

13. Синхронные счетчики с параллельным переносом

13
Синхронные счетчики с параллельным
переносом
Для некоторых быстродействующих цифровых устройств
очень важно, чтобы все ступени счетчика срабатывали
одновременно. Такой режим реализуется в синхронном счетчике.
Синхронизирующие входы триггеров (CLK) соединены
параллельно; тактовые импульсы поступают непосредственно на
синхронизирующий вход каждого триггера. Ко всем разрядам
счетчика с параллельным переносом информация о состоянии
предыдущих
разрядов
поступает
параллельно,
также
одновременно (параллельно) поступают к ним и счетные (входные)
импульсы, доставляющие переключающие перепады. При этом
переключающиеся разряды переходят в новые состояния
одновременно. Триггеры такого счетчика, кроме счетного, должны
иметь информационные входы, на которые поступают разрешения
или запреты с логических цепей.

14. Синхронные счетчики с параллельным переносом. 3-разрядный счетчик (счетчик по модулю 8)

14
Синхронные счетчики с параллельным переносом.
3-разрядный счетчик (счетчик по модулю 8)
Импульс 1: Входной импульс поступает на синхронизирующий
вход каждого триггера. Переключается только триггер Т1 ; только у
этого триггера на входах J и К действует уровень логической 1.
Триггер Т1 переходит из состояния 0 в состояние 1. Результат на
выходе счетчика: 001.
Импульс 2: Входной импульс поступает на синхронизирующий
вход каждого триггера. Переключаются два триггера-Т1 и Т2,
поскольку на входах J и К этих триггеров действует уровень
логической 1. Триггер Т1 переходит из состояния I в состояние 0,
триггер Т 2 -из состояния 0 в состояние 1. Результат на выходе
счетчика: 010

15. Синхронные счетчики с параллельным переносом

15
Синхронные счетчики с параллельным
переносом
• Импульс 3: Входной импульс поступает на синхронизирующий вход
каждого триггера. Переключается только один триггер. Триггер Т1
переходит из состояния 0 в состояние 1. Результат на выходе
счетчика: 011
• Импульс
4: Все триггеры изменяют свое состояние на
противоположное. Триггеры Т1 и Т2 переходят из состояния 1 в
состояние 0. Триггер ТЗ переключается из состояния 0 в состояние
1. Результат на выходе: 100
• Импульс 5: Переключается только один триггер. Триггер Т1
переходит из состояния 0 в состояние 1. Результат: 101

16. Вычитающие счетчики

16
Вычитающие счетчики
В некоторых ЦИУ возникает необходимость счета в обратном
направлении.
Такие
счетчики
называются
вычитающими
счетчиками, или счетчиками обратного действия. На рис. схема
вычитающего счетчика по модулю 8 с последовательным переносом.
Единственное отличие состоит в способе «переноса» сигнала от
триггера Т1 к триггеру Т2 и от триггера Т2 к триггеру ТЗ. В счетчике
прямого действия синхронизирующий вход каждого триггера связан с
прямым выходом Q предыдущего триггера. В вычитающем счетчике
синхронизирующий вход каждого триггера связан с инверсным
выходом Q предыдущего триггера. Перед началом счета в обратном
направлении предусмотрена предварительная его установка в
состояние 111 с помощью входа предустановки (PS).

17. Вычитающие счетчики

17
Вычитающие счетчики
• По S-входам в разряды счетчика заносится двоичное число, из
которого нужно вычесть число, представляемое количеством
входных импульсов

18. Самоостанавливаюшиеся счетчики

18
Самоостанавливаюшиеся счетчики
Вычитающий счетчик, на предыдущей схеме - счетчик
циклического типа. Когда этот счетчик приходит в состояние 000, он
снова начинает счет с двоичного числа 111.
В некоторых случаях нужны счетчики, которые останавливаются,
когда исчерпывается вся счетная последовательность. Для этого
достаточно ввести в схему логический элемент ИЛИ, который будет
устанавливать на входах J и К триггера Т1 уровень логического 0, когда
на выходах (С, В, А) счетчика появится сигнал 000. Этот сигнал
переводит этот триггер в режим хранения. Триггер Т1 прекращает счет,
останавливая счетчик в состоянии 000.Если нужно начать новый цикл
счета с двоичного числа 111, на вход предустановки PS следует подать
уровень логического 0.

19. Реверсивный счетчик

19
Реверсивный счетчик
Реверсивный счетчик должен работать как на сложение, так и на
вычитание. В суммирующем счетчике каждый последующий триггер
получает информацию с прямого выхода предыдущего, а в
вычитающем — с инверсного выхода, т. е. для перехода от сложения к
вычитанию и обратно надо изменять подключение счетного входа
последующего триггера к выходу предыдущего

20. Реверсивный счетчик с параллельным переносом

20
Реверсивный счетчик с параллельным
переносом
На входы +1, -1 подают счетные импульсы соответственно в
режимах сложения и вычитания. С поступлением импульса на вход
разрешения V счетчик может быть записано число через входы
предварительной записи D0 — D3.

21. Расширение емкости счетчиков

21
Расширение емкости счетчиков
При переполнении суммирующего счетчика
на выход прямого переноса Р+ проходит
импульс со входа +1. Он может быть записан
в другой счетчик с тем, чтобы не потерять
информацию о числе импульсов, прошедших
на входе первого счетчика.
Например, девять импульсов на входе
предварительно обнуленного десятичного
счетчика (с емкостью, равной десяти)
устанавливают в 1 все его разряды. Десятый
импульс обнуляет счетчик, и с выхода Р+ 1
переносится во второй десятичный счетчик,
в котором ее «вес» равен десяти. Импульс,
поступающий на вход (—1) после обнуления
счетчика
в
режиме
вычитания,
устанавливает в 1 все его разряды и
проходит на выход обратного переноса Р_.
Он может вычесть единицу из другого
счетчика и тем самым не исказить результат.

22. Счетчики-делители частоты

22
Счетчики-делители частоты
• Такая
система составляет основу цифровых часов.
Периодический сигнал бытовой электросети с частотой
60 Гц, сформированный в виде последовательности
прямоугольных импульсов, подается на вход схемы,
которая делит частоту на 60. На выходе схемы мы
имеем последовательность прямоугольных импульсов с
частотой 1 Гц (1 импульс в 1 с). Это таймер секунд.

23. Таймер секунд

23
Таймер секунд
• Рассмотрим декадный счетчик, 30 импульсов на входе счетчика
преобразуются в 3 выходных импульса. Выполняем деление:
30/3=10 Таким образом, снимая сигнал с выхода Qd декадного
счетчика, мы получаем счетчик-делитель на 10. Т.Е. частота
выходного сигнала составляет 1/10 частоты сигнала на входе
счетчика. Последовательно соединяя рассмотренный декадный
счетчик (счетчик-делитель на 10) и счетчик по модулю 6 (счетчикделитель на 6), мы получаем нужную нам схему,
осуществляющую деление частоты на 60.

24. Делитель с фиксированным коэффициентом деления

24
Делитель с фиксированным
коэффициентом деления
По достижении определенного состояния, соответствующему
выбранному K , принудительно обнуляется, чем исключаются
избыточные состояния. Рассмотрим схему такого трехразрядного
делителя (счетчика) с K = 6. После поступления на вход шести
импульсов
на
выходах
второго
и
третьего
разрядов
устанавливаются лог. 1, благодаря чему лог. 1 с выхода
конъюнктора счетчик будет сброшен в 0.

25. Делитель с устанавливаемым коэффициентом деления.

25
Делитель с устанавливаемым
коэффициентом деления.
У делителя с устанавливаемым
коэффициентом деления можно
менять коэффициент деления в
широких пределах, не изменяя
каждый раз схемы. Выполняется он
на счетчике, имеющем входы
предварительной записи. На выход
переноса Р+ проходит входной
импульс,
осуществляющий
обнуление (переполнение) счетчика,
а на выход заема Р_ проходит
входной
импульс,
поступающий
вслед за осуществившим обнуление.

26. Регистры

26
Регистры
Регистр предназначен для хранения многоразрядных двоичных
чисел (слов). Поэтому его основу составляют запоминающие элементы
— триггеры. В каждом из них хранится цифра разряда числа. Кроме
хранения, регистр может осуществлять сдвиг принятого слова,
преобразование параллельного кода в последовательный и наоборот,
преобразование кода из прямого в обратный (когда 1 заменяются 0, а 0
— 1) и наоборот, и некоторые арифметические и логические операции.
В параллельном регистре (регистре памяти) ввод и вывод
слова осуществляется в параллельной форме — одновременно всех
разрядов, в последовательном (сдвиговом) регистре разряды числа
вводятся и выводятся последовательно, в комбинированном регистре
ввод числа осуществляется в параллельной форме, а вывод в
последовательной или наоборот.

27. Последовательный регистр сдвига

27
Последовательный регистр сдвига
Две важные характеристики регистра сдвига:
1)регистр сдвига-устройство, обладающее временной памятью,
благодаря чему числа остаются на индикаторе даже при- отпускании
"клавиши на клавиатуре калькулятора;
2) это устройство сдвигает числа на индикаторе на одну позицию
влево каждый раз, когда набирается новая цифра.
Термин «последовательный» отражает тот факт, что в этот
регистр данные вводятся поразрядно. Последовательная загрузка 4битовой комбинации 0111 в последовательный регистр сдвига
осуществляется за 5 тактов

28.

28
Рассмотрим работу последовательного регистра сдвига на Д-триггерах.
Сначала очистим регистр (установим уровни логического 0 на его
выходах А, В, С, D). Для этого нужно подать логический 0 на вход
очистки CLR.
Подадим первый импульс на CLK. индикатор покажет число1000,
поскольку на тактовом импульсе логическая 1 с информационного
входа триггера ТА переносится на его выход Q. Теперь при наличии
логической 1 на информационном входе регистра эта единица с
каждым тактовым импульсом вводится в разряд А, а введенные ранее
единицы сдвигаются на одну позицию (разряд) вправо

29.

29
Точно так же при подаче на информационный вход логического 0 этот
нуль при каждом тактовом импульсе вводится в разряд А, а
введенные ранее единицы и нули сдвигаются вправо.

30.

30
Перед приходом тактового импульса 9 на информационном входе
устанавливается 1, а перед приходом импульса 10 этот вход
возвращается к 0. В результате во время действия тактовых импульсов
9-13 введенная в регистр (на импульсе 9) единица будет смещаться на
индикаторе вправо. Строка 15 табл. показывает, что на импульсе 13
эта единица покидает крайний правый разряд регистра сдвига и
теряется.

31. Параллельный регистр сдвига

31
Параллельный регистр сдвига
Другой способ загрузки регистра - параллельная загрузка, при которой
все информационные разряды вводятся в регистр одновременно «по
команде» одного тактового импульса. Входы А, В, С, D в этом
устройстве являются информационными входами. Эту систему можно
снабдить еще одной полезной характеристикой - возможностью
кольцевого перемещения информации, когда данные с выхода
устройства возвращаются на его вход и не теряются.

32. Параллельный регистр сдвига

32
Параллельный регистр сдвига
В этом регистре сдвига используются четыре JK-триггера.
Обратите внимание на цепь обратной связи с выходов триггера ТD
на входы триггера ТА. Благодаря этой цепи обратной связи
введенная в регистр информация, которая обычно теряется на
выходе триггера TD, будет циркулировать по регистру сдвига.

33. Параллельный регистр сдвига

33
Параллельный регистр сдвига
Сигналом очистки регистра (установки его выходов в
состояние 0000) является уровень логического 0 на входе CLR. Входы
параллельной загрузки данных А, В, С и D связаны со входами
предварительной
установки
триггеров
(PS),
что
позволяет
устанавливать уровень логической 1 на любом выходе (А, В, С, D).
Если на один из этих входов даже кратковременно подать логический
0, то на соответствующем выходе будет установлена логическая 1.
Подача тактовых импульсов на входы CLK всех JK-триггеров приводит
к сдвигу информации в регистре вправо. Из триггера ТD данные
передаются в триггер ТА (кольцевое перемещение информации).

34. Параллельный регистр сдвига

34
Параллельный регистр сдвига
При включении питания на выходах регистра может установиться
любая двоичная комбинация, такая, например, как в строке 1 Подача
логического 0 на входы CLR триггеров инициирует очистку регистра
(строка 2). Далее (строка 3) осуществляется загрузка в регистр
двоичной комбинации 0100. Последовательные тактовые импульсы
вызывают сдвиг введенной информации вправо (строки 4-8).
Обратите внимание на строки 5 и 6: единица из крайнего правого
триггера TD переносится в крайний левый триггер ТА. В данном
случае можно говорить о кольцевом перемещении единицы в
регистре.

35. Параллельный регистр сдвига

35
Параллельный регистр сдвига
Далее (строка 9) вновь инициируется очистка регистра с помощью
входа CLR. Загружается новая двоичная комбинация 0110 (строка
10). Подача 5 тактовых импульсов (строки 11-15) приводит к
кольцевому сдвигу информации на 5 позиций вправо.
Обратите внимание, что для возвращения данных в исходное
состояние требуется 4 тактовых импульса. Если разорвать петлю
обратной связи, то мы получим обычный
регистр сдвига:
возможность кольцевого перемещения информации будет
исключена.

36. Параллельно-последовательный регистр

36
Параллельно-последовательный регистр
Параллельно-последовательные регистры используются, в
частности, для преобразования параллельной формы кода в
последовательную и наоборот. Для решения первой задачи регистр,
должен иметь триггеры с нетактируемыми входами S и R для записи
слова в параллельном коде. С подачей импульсов сдвига этот код разряд
за разрядом будет появляться на выходе триггера младшего разряда.
При решении второй задачи число вводится в регистр последовательно
разряд за разрядом, которые затем снимаются одновременно с выходов
всех триггеров. 4-разрядный параллельно-последовательный регистр
со сдвигом вправо.
Выбор режима определяется
сигналом на входе V2: при лог. 0 регистр работает как
сдвигающий, а при лог. 1 — как параллельный. Через
вход V1 в первый разряд регистра последовательно
вводятся разряды двоичного числа. Синхроимпульсы,
поступающие на вход С1, обеспечивают их сдвиг. По
входам D1—D4 регистр может быть занесено двоичное
число в параллельной форме всеми разрядами
одновременно.

37. Сумматоры

37
Сумматоры
Основным действием над двоичными числами является
сложение. Оно используется само по себе, в операциях вычитания, а
также составляет основу умножения и деления чисел.
Многоразрядные сумматоры организуются на одноразрядных,
суммирующих одноименные разряды чисел.
По принципу обработки разрядов чисел различают
последовательные и параллельные сумматоры. В последовательных
сумматорах
сложение
чисел
осуществляется
поразрядно,
последовательно; в параллельных — все разряды обрабатываются
одновременно, параллельно.

38. Сумматоры

38
Сумматоры
Условное
изображение
полусумматора.
Полусумматор не имеет входа, на который можно
было бы передавать перенос с предыдущего
разряда, поэтому его можно использовать только
для суммирования младших разрядов чисел.
Условное обозначение полного
одноразрядного сумматора
Условное изображение
многоразрядного сумматора

39. Полусумматоры

39
Полусумматоры
Представим таблицу
сложения двоичных чисел в
виде двух таблиц:

40. Операция сложения с помощью ИсклИЛИ

40
Операция сложения с помощью ИсклИЛИ

41. Полусумматоры

41
Полусумматоры
Сложение двух двоичных цифр приводит к созданию бита
суммы и бита переноса. Сумма реализуется с помощью вентиля Искл
ИЛИ, перенос с помощью вентиля И.
Полусумматор осуществляет сложение только в разряде
единиц. Для двоичного сложения в разрядах двоек, четверок,
восьмерок и т.д. нужно использовать устройство, называемое полным
сумматором.

42. Полный сумматор

42
Полный сумматор
Полные сумматоры
используются для сложения
во всех двоичных разрядах,
за
исключением
разряда
единиц. Они должны иметь
дополнительный
вход
переноса.

43. Полный сумматор

43
Полный сумматор
Полусумматоры и полные сумматоры – сравнительно простые схемы,
однако при необходимости сложения многоразрядных двоичных чисел
таких схем требуется довольно много.

44. 3-разрядный параллельный сумматор

44
3-разрядный параллельный сумматор
Определенным образом соединяя полусумматоры и полные сумматоры
друг с другом, получают устройства, одновременно выполняющие
сложение нескольких двоичных разрядов. Устройство, схема которого
показана на рис. складывает 3-разрядные двоичные числа.
В многоразрядных сумматорах
полусумматоры используются
только для сложения в разряде
единиц; во всех других
разрядах
используются
полные
сумматоры.
Рассмотренный 3-разрядный
сумматор
называется
параллельным сумматором,
где биты всех разрядов
поступают
на
входы
одновременно.
Результат
(сумма) появляется на выходе
практически мгновенно.

45. Полувычитатель

45
Полувычитатель

46. Полный вычитатель

46
Полный вычитатель
Таблица истинности, содержащая все возможные
комбинации, которые могут возникнуть при вычитании
двоичных чисел.

47. Полный вычитатель

47
Полный вычитатель

48. Параллельные вычитатели

48
Параллельные вычитатели
Соединяя друг с другом полувычитатели и полные вычитатели,
получают устройства, называемые параллельными вычитателями.
Рассмотрим схему, полученную путем объединения одного
полувычитателя и трех полных вычитателей. Это схема 4-разрядного
параллельного вычитателя, который выполняет операцию вычитания
двоичного числа В3В2В1В0 из двоичного числа А3А2А1А0.
Верхний
(на
схеме)
вычитатель
(полувычитатель)
осуществляет вычитание в разряде единиц. Выход В() этого
вычитателя связан с вычитателем разряда двоек. Вообще выход
заема В0 каждого вычитателя связан со входом заема В1П
вычитателя соседнего старшего разряда. Эти линии связи «следят» за
заемами в процессе вычитания двоичных чисел.

49.

49

50. Вычитание без заимствования

50
Вычитание без заимствования

51.

51

52.

52

53. сумматор для выполнения операции вычитания

53
сумматор для выполнения операции
вычитания
Сначала двоичное вычитаемое записывается в форме поразрядного
дополнения до 1 (всюду 1 заменяется на 0 и 0 - на 1) и затем
складывается с уменьшаемым. Далее последний перенос влево мы как
бы продолжаем по круговой «траектории» и завершаем его в разряде
единиц. Такой перенос называется циклическим (или круговым)
переносом.
Складывая
циклический
перенос
с
остатком
промежуточной суммы, получаем разность исходных двоичных чисел.
Способ дополнения до 1 и циклического переноса неудобен для
вычислений вручную. Однако этот способ очень просто реализовать на
логических схемах.

54. сумматор для выполнения операции вычитания

54
сумматор для выполнения операции
4 полных сумматора,
вычитания
объединенные в систему,
работающую
как
4разрядный параллельный
вычитатель.
4 инвертора установлены
на входах В каждого
сумматора инвертируют
(дополняют
до
1)
значение каждого разряда
вычитаемого.
Сумматоры
складывают
двоичные
числа.
Циклический
перенос осуществляется с
выхода
переноса
С0
сумматора восьмерок
на
вход
переноса
сумматора единиц.

55. 4-разрядные параллельные сумматоры-вычитатели

55
4-разрядные параллельные
сумматоры-вычитатели
Чтобы эта схема работала как 4-разрядный
сумматор, нужно только временно исключить из нее 4
инвертора и разорвать цепь циклического переноса.
Вместо инверторов теперь введены 4 логических
элемента исключающее ИЛИ. При подаче 0 на вход А
логического
элемента
исключающее
ИЛИ
информационные биты каждого разряда двоичного числа
В проходят через этот элемент без инверсии. Таким
образом, при установке 0 на управляющем входе система
складывает десятичные числа. Кроме того, логический 0 на
управляющем входе (режим сложения) «запирает»
логический элемент И, блокируя цепь циклического
переноса.

56. 4-разрядные сумматоры-вычитатели

56
4-разрядные сумматоры-вычитатели
Чтобы система работала
как
4-разрядный
вычитатель,
на
управляющем входе нужно
установить 1. В этом случае
исключающее
ИЛИ
действует как инвертор
сигналов на входах В
полных сумматоров.
Кроме того, логическая 1 на
управляющем
входе
«открывает»
логический
элемент И; сигнал с выхода
С0 может теперь свободно
проходить
по
цепи
циклического переноса.

57. Последовательный сумматор

57
Последовательный сумматор
В параллельном сумматоре для каждого двоичного разряда
нужен отдельный полный сумматор. Другой способ сложения
используется в последовательном сумматоре, где требуется только
один полный сумматор и регистры сдвига. в каждый момент времени (в
каждом такте) складываются только два бита. Биты-слагаемые
последовательно подаются в полный сумматор из регистров сдвига.
Имеются 2 регистра сдвига (А и В), связанные со входами А и В
единственного полного сумматора. Выходная сумма накапливается в
регистре суммы. Сигнал переноса при сложении появляется на входе
D-триггера.

58. Последовательный сумматор

58
Последовательный сумматор
На первом тактовом
импульсе
складываются
значения разряда единиц (А0 и
В0); сумма (So) появляется в
регистре суммы.
На втором тактовом
импульсе
складываются
значения разряда двоек и
перенос, поступающий на вход
Qn сумматора от триггеразадержки.
Результат
(St)
вводится в регистр суммы.
Предыдущая
сумма
(S0)
сдвигается вправо.

59. Последовательный сумматор

59
Последовательный сумматор
На третьем тактовом
импульсе складываются А2,
В2 и новый перенос на входе
Qn. Результат точно так же
помещается в регистр суммы.
На
четвертом
(и
последнем)
тактовом
импульсе
осуществляется
сложение А3, В3 и переноса
на входе Сп. Эта последняя
сумма (S3) засылается в
регистр
суммы-и
задача
решена.

60. Двоичное умножение

60
Двоичное умножение
Мы можем умножать числа путем многократного
сложения.
Множимое находится в верхнем регистре.
Множитель содержится в вычитающем счетчике.
Произведение накапливается в нижнем регистре
(регистре произведения).

61. Двоичное умножение

61
Двоичное умножение
Процесс умножения больших чисел путем многократного
сложения
занимает
слишком
много
времени.
Практически
используемым способом умножения в цифровых электронных
устройствах является способ сложений со сдвигами. Умножение
производится стандартным способом; вводится только дополнительная
строка для промежуточного произведения.
• Частичное произведение всегда равно 0, если множитель равен 0, и
равно множимому, если множитель равен
• Число разрядов в регистре произведения должно быть в 2 раза
больше числа разрядов в регистре множимого.
• При сложении первое частичное произведение сдвигается на одну
позицию (разряд) вправо (по отношению ко второму частичному
произведению).

62. Двоичное умножение

62
Двоичное умножение
В исходном состоянии множимое (111) загружено в регистр,
регистр-накопитель очищен и множитель (101) загружен в
регистр.

63. Двоичное умножение

63
Двоичное умножение
Двоичное число 111 загружается в регистр множимого. Очищается
аккумулятор и загружается регистр множителя (операция А)
Следующая операция (В)-сложение содержимого аккумулятора (0000)
и регистра множимого (111), инициируемое посылкой 1 (СМР
множителя) на управляющую шину.
Операция С-сдвиг содержимого аккумулятора и регистра множителя
на одну позицию вправо. При этом уходит из регистра и теряется 1
крайнего правого разряда множителя.

64. Двоичное умножение

64
Двоичное умножение
Операция D-еще одна операция сложения. В этот момент на
шину управления пересылается 0 из крайнего правого разряда
регистра множителя. Этот 0 означает, что на самом деле никакого
сложения производить не нужно. Содержимое регистров не
изменяется.
Далее (операция Е) содержимое регистров снова сдвигается
на одну позицию вправо. При этом уходит из регистра и теряется бит
разряда двоек множителя.

65. Двоичное умножение

65
Двоичное умножение
На следующем шаге (операция F) бит разряда четверок
множителя 1 «дает команду» сумматору на сложение. Содержимое
аккумулятора (0001) и содержимое регистра множимого (111)
складываются. Результат этого сложения (1000) сохраняется в
аккумуляторе.
Последняя операция (G) при умножении способом сдвига и
сложения-сдвиг содержимого аккумулятора и регистра множителя еще
на одну позицию вправо. Бит разряда четверок множителя уходит из
регистра и теряется. Полное произведение 100011 находится сразу в
двух регистрах

66. Арифметические устройства, работающие в дополнительном коде

66
Арифметические устройства,
работающие в дополнительном коде
ЦИУ нужно обрабатывать не только положительные, но и
отрицательные числа. Используя дополнительный код числа,
можно задать как знак числа, так и его абсолютную величину.

67. Арифметические устройства, работающие в дополнительном коде

67
Арифметические устройства,
работающие в дополнительном коде
Чтобы получить дополнительный код отрицательного числа, нужно
сначала сформировать дополнение до 1 двоичного эквивалента
соответствующего положительного числа

68. Арифметические устройства, работающие в дополнительном коде

68
Арифметические устройства,
работающие в дополнительном коде
Широкое использование метода представления чисел в
дополнительном коде связано с простотой выполнения операций
сложения и вычитания чисел со знаком в этом представлении.

69. 4-разрядный сумматор, работающий в дополнительном коде

69
4-разрядный сумматор,
работающий в дополнительном коде
используются
4
полных
сумматора.
Для
задания
режима работы устройства на
входе В каждого полного
сумматора введен искл. ИЛИ.
Если на управляющем входе
задания режима устройства
установлен
уровень
логического
0,
сумматор
складывает
двоичные
комбинации
А
и
В
(дополнительный код чиселслагаемых). На выходном
индикаторе
появляется
дополнительный код суммы.

70.

70
Благодаря НИЗКОМУ уровню сигнала на входах А
логических элементов исключающее ИЛИ, данные,
поступающие на входы В этих логических элементов,
проходят через них без инвертирования.
Если, например, на вход В элемента исключающее ИЛИ
поступает сигнал ВЫСОКОГО уровня, то точно такой же
сигнал ВЫСОКОГО уровня появляется на его выходе Y В
том случае, когда на управляющем входе устройства
выбран режим сложения, на входе Cin верхнего полного
сумматора разряда единиц действует уровень логического
0. Таким образом, в режиме сложения рассматриваемый
сумматор работает как обычный двоичный сумматор, но
последний перенос с выхода С0 полного сумматора
восьмерок отбрасывается.

71.

71
Для
выполнения
операции
вычитания
чисел,
представленных в дополнительном коде, на управляющем
входе
задания
режима
устанавливается
уровень
логической 1. В этом случае логические элементы
исключающее ИЛИ инвертируют информационные сигналы,
поступающие на входы В. На входе Ст полного сумматора
разряда единиц также устанавливается ВЫСОКИЙ уровень.
Инвертирование информационных сигналов логическими
элементами исключающее ИЛИ с прибавлением 1 на входе
Cm полного сумматора единиц соответствует дополнению
до 1 дополнительного кода вычитаемого и последующему
сложению с 1 младшего двоичного разряда. Это
эквивалентно дополнению до 2 дополнительного кода
вычитаемого

72. Спасибо за внимание

СПАСИБО ЗА
ВНИМАНИЕ